// Verilog netlist created by TD v5.0.27252
// Thu May 13 15:09:58 2021

`timescale 1ns / 1ps
module ODDR2X  // ODDR2X.v(14)
  (
  d0,
  d1,
  d2,
  d3,
  pclk,
  rst,
  sclk,
  q
  );

  input d0;  // ODDR2X.v(18)
  input d1;  // ODDR2X.v(19)
  input d2;  // ODDR2X.v(20)
  input d3;  // ODDR2X.v(21)
  input pclk;  // ODDR2X.v(16)
  input rst;  // ODDR2X.v(22)
  input sclk;  // ODDR2X.v(17)
  output q;  // ODDR2X.v(15)


  EG_PHY_CONFIG #(
    .DONE_PERSISTN("ENABLE"),
    .INIT_PERSISTN("ENABLE"),
    .JTAG_PERSISTN("DISABLE"),
    .PROGRAMN_PERSISTN("DISABLE"))
    config_inst ();
  EG_LOGIC_ODDRx2 #(
    .ASYNCRST("ENABLE"))
    oddr (
    .d0(d0),
    .d1(d1),
    .d2(d2),
    .d3(d3),
    .pclk(pclk),
    .rst(rst),
    .sclk(sclk),
    .q(q));  // ODDR2X.v(26)

endmodule 

